전가산기1 자료등록 Down JF

전가산기1 자료등록 Down
 

전가산기
1.전가산기란
-3개의 입력 비트들의 합을 계산하는 조합회로 혹은 두 자리 2진수와 자리올림을 함께 덧셈하는 회로를 전 가산기(full adder)라 합니다.
2.전가산기의 구성
-3개의 입력과 2개의 출력으로 구성되며 x와y로 표시된 입력 변수들은 더해질 현재 위치의 두비트이며, z로 표시된 세 번째 입력 변수는 바로 전 위치로부터의 캐리입니다. 3개의 비트를 더할 때 합은 0부터3까지 나올 수 있고. 2와3을 2진수로 표시하는데 2개의 디지트가 요구되므로 2개의 출력이 필요합니다. 두 출력 중 합에 대해서는 S라는 기호로, 캐리에 대해서는 C라는 기호로 표시합니다. 3개의 비트의 합을 계산하여 앞의 디지트는 출력 캐리 C가 되며, 뒤의 디지트가 S로 표시됩니다.
-전가사기에 대한 다른 구성을 개발할 수 있습니다. 합의 적으로 표현할 경우 위의 그림과 같은 수의 게이트를 사용하지만 AND게이트와 OR 게이트의 수가 서로 바뀌게 됩니다.
-전가산기는 위의 그림처럼 2개의 반가산기와 하나의 OR게이트를 구현할 수 있습니다.주범째 반가산기의 출력 S는 첫 번째 반가산기의 출력과 z를 Exclusive-OR한 것입니다.
`http://rnrlehddl.tistory.com/178`
반 가산기는 덧셈을 할 때 아래자리로부터 올라오는 자리올림 수를 고려하지 않고, 2진수 한 자리만 계산할 수 있으므로 두 자리 이상을 계산할 때 사용할 수 없다. 그러나 일반적으로 산술연산에서는 여러 자리의 2진수를 덧셈하게 된다.
아래 그림의 예와 같이 두 자리 이상을 덧셈할 때는 아래자리에서 올라온 자리올림을 함께 덧셈하여 두 자리의 합을 계산하고, 자리올림은 다음 자리에서 함께 계산되도록 하여야 한다. 이렇게 두 자리 2진수와 자리올림을 함께 덧셈하는 회로를 전 가산기(FA: full adder)라 한다.

전 가산기는 입력 변수 A와 B 이외에 아랫자리에서 올라온 자리올림 수 Ci도 고려해야 하므로 아래 진리표와 같이 여덟 가지 조합을 이룬다.
이들 각각에 대한 합 S와 윗자리로 전해주는 자리올림 Cn에 대한 진리표는 아래 표와 같다.

왼쪽 전가산기 진리표에서 합 S에 대한 논리식을 작성한 후 불 대수의 정리를 이용하여 간소화하면 아래 식과 같다.

위와 같이 합 S에 대한 논리식을 정리하면 EOR gate 두 개를 사용하여 전 가산기의 합에 대한 논리회로를 구성할 수 있다.
자리 올림 수 Cn에 대한 논리식을 작성한 후 불 대수의 정리를 이용하…(생략)
 

   
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